IP CORE

（一）处理器阵列

• RISC-V处理器
• ARM处理器
• PPU处理器

（二）加速器阵列

• 算法加速

（三）以RISC-V为例

基于“精简指令集（RISC）”原则的开源指令集架构-RISC-V，高性能、低功耗并行计算技术，为类芯片产品的国产化，提供了弯道超车的可能性。我们提出了一种全新的架构方案，按组来放置处理器内核，一个芯片上所有处理器内核排列形成1个矩阵，可集成多个算法IP。我们设计的DES、SM、RSA IP核直接集成了硬件实现多种多处理器同步通信方式，能高速访问的处理器间邮箱/FIFO队列；使各个处理器核上的程序能方便的调用其它处理器核上的程序。解决多核间线程同步与互锁往往要借助于操作系统，经过多级调用，处理速度慢的问题。提供一种可扩展结构，设计扩展语义的指令并实现指令对应的功能逻辑，为各个算法设计各自的指令集，以支持不同应用的不同数量CPU和加速器的搭配。根据各种场合加入不同的加速器种类和数量配比，数10-100倍改进计算的效率。

产品性能优势：

1）面积非常小，1个PPU面积是ARM M0的40%；

2）执行速度快，达到M0的近乎2倍；

3）内核直接集成了多种核间同步通信方式，有专门指令支持处理器间资源锁，消息传递与阻塞，支持核间程序调用。

⇒若需进一步了解相关产品方案，请发邮件至cs@lizhuang.net.cn或与业务代表联络。